Le GdR (Groupement de Recherche) SOC2 du CNRS et l’IRT Saint Exupéry vous proposent d’assister à une journée d’animation dédiée au calcul haute performance.
Dans le cadre de cette journée thématique, nous vous proposons d’aborder le problème de l’utilisation de plateformes de calcul « haute performance » dans le domaine des systèmes embarqués. Nos orateurs invités nous présenteront un état de l’art des architectures et des mécanismes matériels mis en œuvre dans ces plateformes et nous donneront un aperçu des besoins industriels dans le domaine de l’automobile.
Thème de la journée
Portées par la multiplication et la diversification des unités de traitement (coeurs homogènes ou hybrides, accélérateurs d’usage général ou dédiés implémentés en ASIC ou sur FPGA, etc.), les processeurs et SoCs modernes offrent des capacités de calcul considérables et toujours croissantes. Cette évolution du matériel répond aux nouveaux besoins de l’industrie en matière de services, d’expérience utilisateur, d’autonomie… ; elle les suscite aussi. Si les perspectives ouvertes par ces nouveaux moyens de calcul sont larges, elles dépendent étroitement de notre capacité à les exploiter de façon sûre et efficace. Nous devons ainsi nous assurer que le comportement des applications sont bien compris et bien maîtrisés malgré la complexité de la microarchitecture d’exécution et des mécanismes logiciels mis en œuvre pour gérer la concurrence et le parallélisme. Par ailleurs, il est important d’offrir des moyens de développement appropriés permettant de développer et déployer le logiciel sur ces plateformes. Or les modèles de programmation mis en œuvre actuellement par l’industrie dans le domaine des systèmes critiques restent encore classiques et peu adaptés à l’exploitation d’un parallélisme matériel « massif ».
Dans le cadre de cette journée thématique, nous nous proposons d’aborder ces deux facettes du problème de l’exploitation des plateforme d’exécution « haute performance ». Les exposés invités aborderont en introduction un état de l’art des architectures et des mécanismes matériels pour le calcul haute performance. Ensuite, un aperçu de besoins applicatifs industriels sera donné à l’aide d’une illustration dans le domaine de l’automobile. Cela permettra notamment de discuter des capacités et des problèmes spécifiquement posés par ces architectures matérielles pour une utilisation dans des systèmes embarqués temps-réel critiques. Enfin, des exposés dédiés se focaliseront sur des aspects spécifiques tels que les modèles de calcul parallèles et déterministes ainsi que les problèmes de sécurité associés aux architectures hautes performances, avant d’entrer dans les détails de mise en œuvre et d’exploitation du parallélisme massif, au niveau système, et au niveau accélérateur.
Mardi 14 mars 2023, de 09:30 à 16:30 au B612 à Toulouse.
Inscription
Programme
- 9h30 – Accueil
- 10h-11h – Keynote no1, Caroline COLLANGE, PACAP / Inria
Classifying design tradeoffs of parallel architectures
Flynn’s taxonomy of architectures as SISD, SIMD or MIMD has been the standard way to describe parallel architecture for 50 years. In this talk, we will revise and extend this taxonomy to cover the landscape of modern parallel architectures including multi-core and many-core CPUs as well as GPUs. This new classification can be used in a qualitative way to describe architectures, and also used as a quantitative model to estimate latency, throughput, and parallelism. Under this model, CPUs and GPUs are seen as qualitatively similar, but quantitatively different architectures.
- 11h-12h Keynote no2 : Denis FAVRESSE, Program Director, Continental
Automotive HPC : Problem solver for Software Defined Vehicle
At the core of the Software Defined Vehicle (SDV) resides new electric and electronic vehicle architectures allowing the merge of functional domains into a centralize compute platform. The High-Performance Computer unlock the possibilities but brings new technical challenges to be solved rapidly to reach the separation of hardware and software, holy SDV Graal. Addressing complete vehicle line-up with diversity of equipment or range of autonomous driving levels will impose scalable and modular solutions. Reduce time to market and adaptation to new service-oriented business model will require innovative development tools and methods with enhanced virtualization and data-driven design. Trends, challenges, and Solutions for such environment will be addressed in this talk.
- 12h30-13h30. Déjeuner
- 13h30-14h05. Eduardo QUINONES, Predictable Parallel Computing / Barcelone Supercomputing Center
OpenMP in the scope of real-time embedded systems
Abstract: The performance requirements of advanced real-time embedded systems and the complexity of the parallel and heterogeneous processor architectures that are being used to deploy these systems, is pushing the need for parallel programming models that provide performance, while also allow expressing non-functional requirements, including time predictability and resilience, among others. Despite High-Performance Computing is the primary domain of OpenMP, the qualities provided by this model regarding time predictability, programmability, performance and portability, is pushing the evolution of this parallel programming model and the associated tools to cope with CRTES. This presentation will present OpenMP and will talk about the augmentations and modifications needed in the OpenMP ecosystem to adapt it to real-time embedded systems, providing guarantees regarding time, resilience and functional safety.
- 14h05-14h40. David PARELLO, DALI / LIRMM / Université Perpignan Via Domitia
The Little Big Microcontroller
The still-growing performance and energy software demand is driving the « autonomous vehicle » of microarchitecture design on the highway of complexity.
Further, side-channel attack vulnerabilities of complex high-performance microarchitectures lead to growth patch designs.
We will present the Little Big Microcontroller (LBMC), a microcontroller able to run a non-interruptible and single parallel application on a bare-metal microarchitecture. Thanks to a simple in-order pipeline, a simple memory hierarchy, and a specific core interconnection, LBMC can run parallel software with a constant and reproducible execution time.
- 14h40-15h00. Pause
- 15h00-15h35. Maria MENDEZ REAL, ASIC / IETR / Nantes Université
Micro-architectural Side-Channel Attacks on High Performance Systems
Embedded systems are widely deployed for critical application that can directly interact with humans and manage more and more sensitive and personal data. Consequently, safety and security have become essential requirements for these systems.
Specifically, side-channel attacks exploit co-location of malicious and sensitive applications on shared micro-architectural resources. By inducing resources contention, malicious applications can deduce the activity and secret data treated by a co-located sensitive application. These attacks have been demonstrated on embedded computers and GPUs where parallelism and resource sharing is highly used for efficiency.
This talk will present practical side-channel attacks exploiting memory caches and branch prediction units, and will give some examples of countermeasures.
- 15h35-16h10. Thomas CARLE, TRACES / IRIT / Université Toulouse III – Paul Sabatier
Temporal predictability of GPUs : challenges and advances. The case of the NVIDIA Pascal.
Graphics Processing Units (GPUs) are increasingly used in embedded systems to accelerate certain highly parallelizable calculations, such as neural networks. However, the complexity and opacity of these processors, designed to maximize average performance undermines the temporal predictability of programs, which an important property for the validation and certification of real-time systems. In this presentation, we will review the main execution mechanisms specific to GPUs that pose difficulties in terms of temporal predictability, using the example of the NVIDIA Pascal GPU.
16h10-16h30 : Discussions finales et conclusion de la journée
